

// FD 同步寄存器

module FD( 

	input 		C_i,
    input		D_i,
    output		Q_o
);


	parameter		INIT 	= 	1'b0;
    
    reg				q_r = INIT;
    assign			Q_o = q_r;
    
    always @(posedge C_i) begin
    	q_r <= D_i;
    end
	

//	// 标记 从 C_i 到 Q_o 输出上升沿 和下降沿 延迟分别为 0,0
//    // 而且 C_i 的上升沿 之后，Q_o 会
//	specify
//    	(posedge C_i => (Q_o +: D_i)) = (0, 0);
//    endspecify

endmodule
